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Agnisys, IDesignSpec 6.32 출시 발표

이름 : (주)블루헷

2020-02-14 15:48:27 조회 :273

Agnisys는 하드웨어-소프트웨어 인터페이스 (HSI) 설계 및 검증을위한 업계 사실상의 솔루션 인 IDesignSpec 6.32의 출시를 발표했습니다. 
 
SoC 디자인 팀이 레지스터 사양에 대해 성공적으로 협업하고 디자인 팀의 요구 사항을 충족시키기 위해 원하는 출력을 자동으로 생성 할 수 있도록하는 것은 IDesignSpec의 핵심 요소입니다. 설계 복잡성이 증가하고 레지스터 복잡성이 증가함에 따라 설계자는 설계에 맞게 사용자 정의 레지스터 생성이 계속 필요합니다. 이 릴리스에는 TMR 레지스터의 오류 감지 기능을위한 'tmr_error', SystemVerilog의 인터페이스 대신 구조체를 생성하는 'sv_interface = struct' 및 사전 정의 된 포트 접미 부를 변경하는 'rtl_port_suffix'와 같은 유용한 특성이 포함되어 있습니다. 

 

이 릴리스에는 SystemRDL 2.0 컴파일러 및 런타임 향상 기능도 포함되어 있습니다. 이 릴리스에 포함 된 다른 개선 사항 중 일부는

  • Support for AXI & APB Aggregation Logic
  • Embedded Perl Pre-processor for SystemRDL
  • Cross Coverage in UVM RAL

 

Download IDesignSpec 6.32

 

IDesignSpec ™ 6.32 주요 내용

 

AXI & APB Aggregation Logic Supported in IDS -

집계 로직은 마스터의 입력을 기반으로 슬레이브를 제어하는 ​​데 사용되는 로직입니다. 작동 할 블록을 선택합니다. 

 

AGNI Library - 

Agni 라이브러리 또는 Agni-Lib는 표준 IP 라이브러리입니다. IDS는 자동으로 레지스터 사양을 생성하고 표준 IP에 대한 RTL을 생성합니다. 이와 함께 Agnisys는 구성 기능 및 사용자 지정 기능의 추가 기능도 제공합니다. 따라서 사용자는 IP를 구성하고 요구 사항에 따라 사용자 지정할 수 있습니다. 

표준 Agni-Lib에서 현재 다음 IP가 지원됩니다.

  • GPIO
  • TIMER
  • I2C
  • PIC

Embedded Perl Pre-processor in SystemRDL - 

SystemRDL은 프리 프로세서 지시문을 사용하여 파일 포함 및 텍스트 대체를 제공합니다. SystemRDL에는 임베디드 Perl 전처리와보다 전통적인 Verilog 스타일의 전 처리기의 두 가지 전처리 단계가 있습니다. 임베디드 Perl 전처리가 먼저 처리되고 결과 대체 코드는 기존 Verilog 스타일 프리 프로세서를 통해 전달됩니다. Embedded Perl 프리 프로세서는 IDSBatch에서 기본적으로 지원되며 perl 패키지 다운로드에 대한 종속성이 제거되었습니다.

 

Cross Coverage in UVM RAL -

커버리지 그룹은 둘 이상의 커버 포인트 또는 변수 사이의 크로스 커버리지를 지정할 수 있습니다. 교차 적용 범위는 'cross'구성을 사용하여 지정됩니다. IDS에는 'cross'라는 속성이 있습니다. 

 

IDS NG Update - 

IDS NextGen은 사용자가 기업 수준에서 SoC 사양을 작성하도록 도와주는 다중 플랫폼 제품입니다. 개별 IP 대 하위 시스템에서 SoC 수준까지 처리하며 Word, Excel, IP-XACT, RALF, CSV, 시스템 RDL과 호환됩니다. IDS NextGen은 하나의 통합 환경에서 레지스터뿐만 아니라 시퀀스를위한 설계 및 검증 코드를 생성합니다. 전체 UVM SV 및 C 출력 시퀀스를 생성하여 검증 시간을 줄입니다.

 

Articles

Adopting New Methods For Faster Development Of RISC-V based SoCs  

 

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Generate Portable Sequences from a Golden Specification

 

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