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[Agnisys] RISC-V 기반 SoC의 빠른 개발을위한 새로운 방법을 채택하다. (RISC-V Summit)

이름 : (주)블루헷

2019-12-10 15:15:42 조회 :92


Adopting New Methods For Faster Development Of

RISC-V based SoCs


RISC-V 기반 SoC의 빠른 개발을위한 새로운 방법을 채택하다. (RISC-V Summit)


인공 지능, 머신 러닝, 사물 인터넷 (IoT), 가상 / 증강 현실과 같은 신기술의 성장과 자동차 산업을 위한 다양한 기술은 물론 반도체 칩 

개발에 새로운 급증을 일으켰습니다. 대부분의 SoC의 핵심을 이루는 프로세서 코어를 사용하는 데 드는 상당한 비용 때문에 부분적으로 

성장이 둔화되었습니다. 막대한 비용, 위험, 개발 시간 및 프로세서 개발에 필요한 양이 수익성있는 산업을 소수의 회사에 맡겼습니다. 


다양한 전력 및 성능 차원의 새로운 컴퓨팅 요구를 기반으로 UC 버클리 연구소의 오픈 소스 RISC-V ISA를 개발함으로써 반도체 산업은 

다시 한번 놀라운 혁신의 급증을 수용할 수 있게 되었습니다. 지난 몇 년 동안 RISC-V에 대한 관심은 상업적 구현 및 채택이 급속도로

증가함에 따라 점점 더 높아지고 있습니다.


RISC-V 핵심은 수많은 회원사를 보유한 RISC-V 재단이 관리하는 공개 개발 모델입니다. 짧은 기간 동안, 특히 독점 및 공개 구현을 모두

지원하도록 설계되었기 때문에 이를 해결하기 위한 생태계 구축을 포함하여 산업 전반의 협업을 촉진하는 데 도움이 되었습니다. RISC-V 

코어는 TileLink 및 AMBA ® AXI / AHB / APB 와 같은 다양한 버스 패브릭을 지원하므로 스마트 IoT, AI 등과 같은 웨어러블, 고성능 

임베디드 시스템과 같은 새로운 애플리케이션에 이상적인 후보가 됩니다.


그러나 오늘날 경쟁이 치열 해지면서 오늘날 우리가 살고 있는 세계에서는 SoC 또는 IP를 실행하고 제공하여 다른 사람들보다 먼저 시장 요구를

충족시켜야 합니다. 진화하는 RISC-V 생태계와 RISC-V 코어가 제공하는 기회를 활용하기 위해 많은 회사들이 새로운 방법을 사용하여 개발 

주기를 단축하고 있습니다.


개발 속도를 높이는 방법 중 하나는 하드웨어, 펌웨어, 소프트웨어, 검증 및 검증 그룹과 같은 다른 그룹이 레지스터를 활용할 수 있는 단일 황금

사양을 만드는 것입니다. 검증된 RTL, C 헤더 등의 자동 생성을 통해 서로 다른 그룹은 개발 주기를 단축하고 실리콘 고장 위험을 완화할 수 있습

니다. RISC-V의 경우 명령 세트에 대한 사용자 지정 확장을 장려하고 실제로 장려함으로써 다른 기존의 독점 명령 세트와 다르기 때문에 이는 매

우 적합합니다. 골든 스펙을 작성하고 개발, 검증 및 검증을 지원하기 위해 원하는 출력 형식을 생성한다는 개념도 ISO 26262 표준의 지배를 받

는 자동차 산업에서 주목을 받고 있습니다.


RISC-V와 같은 복잡한 프로세서 코어를 사용하면 올바른 기능을 확인하기 위해 보다 강력한 하드웨어 검증 방법이 필요합니다. 실제로 시뮬레이

션, 펌웨어 테스트 및 보드 테스트에 필요한 테스트 시나리오 및 테스트 환경을 개발하는 것이 어느 정도 필수가 되었습니다. 원하는 자극을 만들

려면 일반적으로 UVM 기반 시뮬레이션을 위한 UVM 시퀀스, 펌웨어 및 하드웨어 / 보드 테스트를 위한 C 기반 시퀀스가 ​​필요합니다.


시퀀스를 생성하는 데 있어 주요 과제 중 하나는 시퀀스의 기능이 동일하게 유지되더라도 다양한 수준의 전문 지식을 가진 여러 엔지니어가 시뮬

레이션, 펌웨어 테스트 및 보드 테스트를 위해 대상 언어로 작성해야 한다는 것입니다. 또한 시퀀스를 코딩하기 전에 먼저 테스트 사양을 이해해야

합니다. 테스트 사양 자체에는 상당한 시간과 노력이 필요합니다. 이로 인해 개발 및 검증 주기가 지연되어 설계 팀이 감당할 수 없게 됩니다.


다가오는 RISC-V 정상 회의에서 Agnisys는 위에서 언급한 문제에 대한 해결책을 보여줄 것입니다. 이 접근 방식을 통해 설계 팀은 ASIC 및 FP

GA를 모두 대상으로 하는 RISC-V 기반 IP / SoC에 대한 개발 및 검증 주기를 줄일 수 있습니다. 또한 표준 및 맞춤형 테스트 시퀀스를 생성하여

팀이 시뮬레이션, 펌웨어 개발, 에뮬레이션 및 사후 실리콘 검증을 위해 테스트 환경을 자동화하는 방법을 보여줄 것입니다.


At the summit we will also demonstrate the following:

  • Automatic detection of sequences from natural language.
  • Automatic generation of virtual prototype models from the specification.
  • Agnisys standard IP library with GPIO, Timer, I2C, PIC, DMA, etc. to help speed design development cycles.


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