다른 레지스터 사양 소스를 사용하는 소프트웨어, 하드웨어 및 검증 팀의 문제에 직면했습니까? 엔지니어가 레지스터 사양을 잘못 해석하여 개발 일정에 영향을 미쳤습니까? 전 세계에 분산된 팀과 단기 시장 창을 통해 SoC / IP 개발 주기를 가속화하고 검증을 확신할 수 있는 다양한 방법을 찾고 있습니까?
3월 2일부터 5일까지 DoubleTree 호텔의 DVCON (booth # 801)에서 IP-XACT, System RDL, Yaml과 같은 형식을 사용하여 HSI (골든 하드웨어 소프트웨어 인터페이스)를 쉽게 지정할 수 있는 방법을 소개합니다. GUI, MS Word, Excel 등 다양한 개발 팀을 위한 UVM 테스트 벤치, RTL (Verilog, VHDL, 시스템 Verilog), 시스템 C, C 헤더, HTML, PDF와 같은 많은 출력을 자동으로 생성합니다.
또한 ARV 및 ISequenceSpec을 사용하여 모든 팀에서 HSI를 확인하는 데 사용할 수 있는 공통 시퀀스 세트를 작성하여 레지스터 인터페이스를 자동화하고 확인하는 방법을 보여줍니다. 팀이 개발 주기를 가속화할 수 있도록 SoC Enterprise를 사용하여 모듈을 조립하여 최상위 수준을 생성 한 다음 Specta-AV를 사용하여 테스트 시퀀스를 생성하여 테스트 벡터와 함께 UVM 테스트 벤치를 생성하는 방법을 소개합니다. For more details click here.
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